数字后端工程师 - 芯片设计核心岗位，半导体行业高薪技术岗

### **数字后端工程师 岗位说明书** #### 基本信息 **所属部门**：研发部/IC设计部 **对口行业**：电子/电路/半导体、计算机硬件/服务、通信/电信/网络设备 **岗位类型**：技术类（分初级、中级、高级层级） **汇报对象**：数字IC设计主管 **对口专业**：电子工程、微电子、计算机科学、自动化 #### 岗位职责 **初级岗位**： - 完成数字电路逻辑综合与优化 - 执行基本的布局布线（P&R）操作 - 协助完成时序收敛验证 - 维护后端设计流程与工具链 **中级岗位**： - 独立完成模块级后端设计全流程 - 解决复杂时序收敛问题 - 进行功耗分析与优化 - 指导初级工程师 **高级岗位**： - 主导SoC级后端设计 - 制定物理设计策略 - 优化PPA（Power/Performance/Area）指标 - 跨部门协调前端/后端协同设计 #### 任职资格 **教育背景**： - 电子工程/微电子相关专业本科及以上学历 **工作经验**： - 初级：应届生或1年内实习经验 - 中级：3年以上数字后端经验 - 高级：5年以上全流程项目经验 **专业技能**： - 熟练使用Synopsys/Cadence Mentor工具链 - 精通SDC时序约束规范 - 掌握Tcl/Python脚本开发 - 理解半导体物理与制造工艺 #### 核心技能要求 - **数字IC设计**：逻辑综合、物理设计、时序分析 - **EDA工具**：Design Compiler、PrimeTime、ICC2 - **验证能力**：形式验证、静态时序分析 - **专业素养**：低功耗设计、物理验证、DFM #### 经验要求 - 初级：掌握基本设计流程 - 中级：2个以上完整项目经验 - 高级：主导5nm/7nm先进制程项目经验

#### **职业发展路径** 1. **技术路线**：初级→中级→高级→首席工程师→技术专家 2. **管理路线**：工程师→设计组长→部门主管→CTO 3. **跨职能机会**：前端设计工程师、验证工程师、FPGA工程师 #### **阶段发展说明** - 初级阶段（1-2年）：掌握数字后端全流程工具链，熟悉55nm-28nm制程设计规范 - 中级阶段（3-5年）：精通先进制程（7nm/5nm）物理设计，具备复杂时序收敛能力 - 高级阶段（5年以上）：主导异构计算芯片设计，掌握chiplet/3D-IC等前沿技术

- **前端设计工程师**：负责RTL设计与功能验证，后端工程师需与其协作完成设计收敛 - **FPGA工程师**：使用可编程器件实现功能，与后端工程师在数字实现流程上有交叉技能 - **验证工程师**：侧重功能覆盖与缺陷检测，与后端工程师共同保障设计质量 - **版图工程师**：负责模拟电路物理设计，与数字后端在物理实现领域有技术交集

#### 相关专业: [电子工程](https://s.niuqizp.com/s_campus_%E7%94%B5%E5%AD%90%E5%B7%A5%E7%A8%8B/?ur=article)， [微电子](https://s.niuqizp.com/s_campus_%E5%BE%AE%E7%94%B5%E5%AD%90/?ur=article)， [计算机科学](https://s.niuqizp.com/s_campus_%E8%AE%A1%E7%AE%97%E6%9C%BA%E7%A7%91%E5%AD%A6/?ur=article)， [自动化](https://s.niuqizp.com/s_campus_%E8%87%AA%E5%8A%A8%E5%8C%96/?ur=article)

#### 相关证书: [RHCE](https://s.niuqizp.com/s_campus_RHCE/?ur=article)， [CCNA](https://s.niuqizp.com/s_campus_CCNA/?ur=article)， [Synopsys认证工程师](https://s.niuqizp.com/s_campus_Synopsys%E8%AE%A4%E8%AF%81%E5%B7%A5%E7%A8%8B%E5%B8%88/?ur=article)， [Cadence认证专家](https://s.niuqizp.com/s_campus_Cadence%E8%AE%A4%E8%AF%81%E4%B8%93%E5%AE%B6/?ur=article)

#### 相关技能: [Verilog](https://s.niuqizp.com/s_campus_Verilog/?ur=article)， [VHDL](https://s.niuqizp.com/s_campus_VHDL/?ur=article)， [Synopsys工具链](https://s.niuqizp.com/s_campus_Synopsys%E5%B7%A5%E5%85%B7%E9%93%BE/?ur=article)， [Cadence工具链](https://s.niuqizp.com/s_campus_Cadence%E5%B7%A5%E5%85%B7%E9%93%BE/?ur=article)， [PrimeTime](https://s.niuqizp.com/s_campus_PrimeTime/?ur=article)， [DesignCompiler](https://s.niuqizp.com/s_campus_DesignCompiler/?ur=article)， [Python脚本](https://s.niuqizp.com/s_campus_Python%E8%84%9A%E6%9C%AC/?ur=article)， [Tcl脚本](https://s.niuqizp.com/s_campus_Tcl%E8%84%9A%E6%9C%AC/?ur=article)， [SDC时序约束](https://s.niuqizp.com/s_campus_SDC%E6%97%B6%E5%BA%8F%E7%BA%A6%E6%9D%9F/?ur=article)